დამტკიცებებს ასევე შეუძლიათ წვდომა კლასებში განსაზღვრულ სტატიკურ ცვლადებზე; თუმცა, დინამიურ ან რენდ ცვლადებზე წვდომა უკანონოა. ერთდროული განცხადებები არალეგალურია კლასებში, მაგრამ შეიძლება დაიწეროს მხოლოდ მოდულებში, SystemVerilog ინტერფეისებში და SystemVerilog checkers2.
რა არის SystemVerilog მტკიცების ტიპი?
SystemVerilog-ში არსებობს ორი სახის მტკიცება: უშუალო (დამტკიცება) და თანმხლები (დამტკიცების თვისება). დაფარვის განცხადებები (დაფარვის თვისება) თანმიმდევრულია და აქვთ იგივე სინტაქსი, როგორც თანმხლები მტკიცებები, ისევე როგორც ვარაუდობენ ქონების განცხადებებს.
რა არის SystemVerilog მტკიცება?
SystemVerilog Assertions (SVA) არის არსებითად ენობრივი კონსტრუქცია, რომელიც უზრუნველყოფს მძლავრ ალტერნატიულ გზას თქვენი დიზაინისთვის შეზღუდვების, ჩეკების და დაფარვის წერტილების დასაწერად. ის საშუალებას გაძლევთ გამოხატოთ წესები (მაგ. ინგლისური წინადადებები) დიზაინის სპეციფიკაციაში SystemVerilog ფორმატში, რომლის გაგებაც ხელსაწყოებს შეუძლიათ.
რა არის თანმიმდევრობა, რომელიც გამოიყენება SystemVerilog მტკიცებების ჩაწერისას?
ბულის გამოხატვის მოვლენები, რომლებიც ფასდება დროის მონაკვეთში, რომელიც მოიცავს ერთ/მრავალჯერადი საათის ციკლს. SVA გთავაზობთ საკვანძო სიტყვას ამ მოვლენების წარმოსადგენად, რომელსაც ეწოდება "მიმდევრობა".
რატომ გვჭირდება მტკიცებები SV-ში?
SystemVerilog მტკიცებულებები (SVA) წარმოადგენს SystemVerilog-ის მნიშვნელოვან ქვეჯგუფს და, როგორც ასეთი, შეიძლება დაინერგოს არსებულ Verilog და VHDL დიზაინის ნაკადებში.განცხადებები ძირითადად გამოიყენება დიზაინის ქცევის დასადასტურებლად.
